verilog - 修复位宽不匹配

Question

我已将此代码运行到 lint 检查器（spyglass）：

     1 module test(
     2         output  [7:0] O_O,
     3         input   [7:0] I_1,
     4         input   [7:0] I_2
     5 );
     6
     7         wire    [14:0] result;
     8
     9         assign result = (I_1 + I_2) << 5;
    10         assign O_O = result[7:0];
    11 endmodule

我收到此警告消息：

    Bit-width mismatch in signal assignment (LHS: 'O_O' width 8 should match RHS: '((I_1 + I_2) << 5)' width 14). [Hierarchy:test]

为了避免这个警告，我改变了我的代码是这样的：

     1 module test(
     2         output  [7:0] O_O,
     3         input   [7:0] I_1,
     4         input   [7:0] I_2
     5 );
     6         wire    [15:0] result;
     7
     8         assign result = (I_1 + I_2) << 5;
     9         assign O_O = result[7:0];
    10 endmodule

然后收到此警告消息

    Port 'O_O[4:0]' is 'tied-low'

有什么建议可以解决这些警告吗？

Answer 1

这行得通吗？

 1 module test(
 2         output  [7:0] O_O,
 3         input   [7:0] I_1,
 4         input   [7:0] I_2
 5 );
 6
 7         wire    [14:0] result = (I_1 + I_2) << 5;
 8
 9         assign O_O = result[7:0];
10 endmodule

Answer 2

必须有一种方法可以告诉您的 lint 检查器您希望这些位始终为零。您必须阅读文档以了解如何 - 也许您可以在源代码中添加一个特殊注释，或者一个单独的配置文件来说明“在这行代码中预期这个警告”

Answer 3

您可以创建一个豁免文件以放弃 spyglass 中的所有此类警告。

Answer 4

在警告窗口中，可以选择将此警告转移到豁免文件，即

.awl
.swl

这将显示有意添加的内容并需要忽略，不再反映在警告窗口中。