chisel - 向 regmap() 添加内存

Question

我在火箭芯片上添加了一个设备，它有它的控制和状态寄存器，还有一个内部 ram。为了能够使用软件访问它，我通过以下方式将其添加到 regmap() 中：

  val mem = Module(new SinglePortMemory(32,128, 7))
  // init //
  mem.io.re := false.B
  mem.io.we := false.B
  mem.io.addr := 0.U
  mem.io.din := 0.S
  val dout = RegNext(mem.io.dout)

  regmap((
        Seq(
          0x0  -> Seq(RegField(1,enable,RegFieldDesc("enable","This bit enable my device")))
          ++ Seq.tabulate(128) {j => 
          (0x50 + (j*4)) -> Seq(RegField(32,
            RegReadFn(ready => {
              when(ready) {
                mem.io.addr := j.asUInt
                mem.io.re   := true.B
              }
              (true.B,dout.asUInt)  
          }),
          RegWriteFn((valid,data) => {
            when(valid) {
              mem.io.addr := j.asUInt
              mem.io.we   := true.B
              mem.io.din  := data.asSInt
            }
            true.B   
          }),
          RegFieldDesc(s"mem_${j}","")
        ))}
      ):_*)

现在这可行，但我不确定这是否是最好的方法（我的意思是向 regmap 添加内存）。有人可以建议一种不同/更好的方法吗？

Answer 1

Rocketchip 有一些用于 TileLink 和 AXI 的内置存储器（AHB/APB 我不记得了，但可以使用其他的作为示例和/或添加转换器）

https://github.com/chipsalliance/rocket-chip/blob/master/src/main/scala/tilelink/SRAM.scala

TLRAM除了正常的内存映射寄存器外，您还可以将新的连接到 Xbar。