verilog - Verilog 总是与分配

Question

clk_out1模拟器在下一个活动的 Verilog 调度窗口 wrt进行评估是否合法clk？clk_out2似乎在与clk.

reg clk_out1;
always @(*)
    clk_out1 = clk;

assign clk_out2 = clk;

在这张图片中红色 - NBA 区域黄色 - 活跃区域

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Verilog 调度语义规定两个分配都发生在同一个活动调度区域中。它们的行为就像clk，clk_out1并且clk_out2是彼此的别名。这是假设您使用常规阻塞分配而不是非阻塞分配clk_out1，这是在 RTL 中分配时钟的推荐方式。

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