检查断言的能力将随着您的模拟器中的 VHDL-2019 支持而提高,但由于您使用的是 VUnit,我建议使用 VUnit 模拟(http://vunit.github.io/logging/user_guide.html#mocking和https:// github.com/VUnit/vunit/blob/f02c21452a505c527db575b10db94195ceb7ed2f/vunit/vhdl/logging/src/logger_pkg.vhd#L342),这是为了支持您的用例而提供的。
首先用assert
VUnit替换你的check
:
check(slv'high = 15, "SLV provided is incorrect length for an FP16");
当该检查失败时,您将看到如下所示的错误消息:
0 ps - check - ERROR - SLV provided is incorrect length for an FP16
check
logger
是管理此消息的 VUnit 。您可以按名称 ( get_logger("check")
) 获取此记录器并对其进行模拟。模拟意味着所有输出消息(具有特定严重性级别)将被放置在一个队列中,而不是传递给标准输出。可以检查此队列中的消息以确定该功能是否按预期工作。这是一个稍微修改的示例测试台来展示原理
library vunit_lib;
context vunit_lib.vunit_context;
library ieee;
use ieee.std_logic_1164.all;
entity tb_example is
generic (runner_cfg : string);
end entity;
architecture tb of tb_example is
begin
main : process
procedure dummy(slv : std_logic_vector) is
begin
check(slv'length = 16, "SLV provided is incorrect length for an FP16");
end;
constant logger : logger_t := get_logger("check");
begin
test_runner_setup(runner, runner_cfg);
while test_suite loop
if run("Test to see dummy fail") then
dummy(x"17");
elsif run("Test that dummy fails with the correct message") then
mock(logger, error);
dummy(x"17");
check_log(logger, "SLV provided is incorrect length for an FP16", error);
unmock(logger);
elsif run("Test that dummy passes with 16 bit inputs") then
mock(logger, error);
dummy(x"1718");
check_no_log;
unmock(logger);
end if;
end loop;
test_runner_cleanup(runner);
end process;
end architecture;
第一个测试用例将失败(这是您的问题),但最后两个将通过
我还可以推荐使用check_equal
以获得更多信息的输出。
check_equal(slv'length, 16, result("for input length"));
会给你以下错误输出:
0 fs - check - ERROR - Equality check failed for input length - Got 8. Expected 16.