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我正在尝试将 Verilog 模块附加到 Rocketchip 的内存。更准确地说，我想将内存加密引擎集成为黑盒。我的想法是将我的verilog模块链接到特征CanHaveMasterAXI4MemPort的memAXI4Node和SimAXIMem的io_axi4节点。verilog 模块具有用于 AXI 端口、时钟和复位的 IO。

我的第一次尝试看起来像这样：

SimAXIMem.scala

def connectMem(dut: CanHaveMasterAXI4MemPort)(implicit p: Parameters): Seq[SimAXIMem] = {
  dut.mem_axi4.zip(dut.memAXI4Node.in).map { case (io, (_, edge)) =>
  val mem = LazyModule(new SimAXIMem(edge, base =    p(ExtMem).get.master.base, size = p(ExtMem).get.master.size))
  Module(mem.module).suggestName("mem") 
  val blackbox = Module(new MyBlackBox())
  blackbox.io.s_axi_awid := io.aw.bits.id
  blackbox.io.s_axi_awaddr := io.aw.bits.addr
  ...
  mem.io_axi4.head.aw.bits.id := blackbox.io.m_axi_awid
  mem.io_axi4.head.aw.bits.addr := blackbox.io.m_axi_awaddr
  ...
  //not working
  val clock: Clock
  blackbox.io.clock := clock
  mem
  } 
}

有没有合适的方法将我的 verilog 模块放在这两个节点之间？我如何将时钟分配给我的黑盒，因为这只能在特征或模块中实现。但我认为，要将黑盒连接到内存，必须在方法内部完成实例化。

杰森

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