chisel - 使用带有命名空间机制的 chisel3？

Question

我使用 chisel3 生成 verilog 并与其他 verilog 编码器合作。

当是一个大项目时，会出现模块名称冲突。例如，生成的 verilog 可能有一个名为Queue或Arbiter的模块，这是一个广泛使用的名称。

我想知道是否有像 c++ 的命名空间这样的机制来解决名称冲突？