我想使用 Questasim 10.1 启动单位延迟 RTL 模拟。我已经查看了如何编译设计，并且发现有一个+delay_mode_unit编译verilog文件的选项。我的设计是vhdl。
这种设计有选择吗？
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通过参考 Modelsim 10.1c 用户手册- Chapter 7, Cell Libraries，您可以了解 Modelsim 如何支持各种 Verilog ASIC 和 FPGA 单元库。单位延迟模式在手册的一页后解释。
关于 VHDL，我找不到 Modelsim 得到确认支持的类似部分。但是，在 中Chapter 14, VHDL VITAL SDF，您可以找到如何仅为 VITAL 单元启用计时。您可以阅读以下部分SDF to VHDL Generic Matching以获得更多帮助。
还可以查看Chapter 6, VITAL Usage and Compliance如何为 VHDL 进行工作设置。
于 2020-06-10T19:36:00.993 回答