我使用设计编译器为简单的串行加法器生成网表。
我想在设计中添加水印，这需要我在设计中添加一些门和触发器。
编辑后如何测试代码（我不确定如何编译门级代码，通常使用 ModelSim）以确保它工作，以及如何编译新的网表。
PS我是一个菜鸟，对不起，任何指向基本教程和东西的链接都可以提供帮助，谢谢:)
问问题
328 次
2 回答
0
您可以像任何其他 verilog 设计文件一样编译和仿真网表。您需要将您合成的技术的库文件包含在编译文件列表中
于 2020-03-26T16:28:05.913 回答
0
尽管 RTL .v 和门级网表 .v 之间的“编码风格”确实不同，但它们之间没有本质区别。分层 HDL 设计是具有嵌套模块的设计。综合后，从您的 RTL 中推断出的与&门成为新创建的子模块。如果没有定义此类门单元的 .v，您的仿真工具将不知道AND门具有什么功能，并会报告“模块 ' AND ' 未定义”错误。此类文件称为标准库仿真模型，主要位于frontend库路径的一部分内。尝试搜索“*.v”或“*.src”，并将它们包含在您的文件列表中。
于 2020-08-05T11:59:32.183 回答