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我正在研究用 VHDL 创建一个系统，该系统在通过 FTDI usb 到串行设备接收图像后过滤图像。作为其中的一部分，我相信我已经确定了我的 CPLD 应该处于的状态，但我之前从未在 VHDL 中创建过复杂的状态机，所以我质疑我的方法是否合理。目前，我的状态机的基本轮廓是这样的：

begin
    process(clk, reset, USB_RXFN, USB_TXEN)
    begin
        case state is
            when IDLE =>
            when NEGOTIATING =>
            when RECEIVING =>
            when FILTERING =>
            when TRANSMITTING =>
            when OTHERS  => -- this should never happen but go to IDLE
    end process;

我的问题是，我能够在每个上升沿（或类似的，但每个时钟一次）上找到更改状态的每个状态机教程，并且该设备应该经常处于空闲状态，并且只有在 USB_RXFN 变低时才转换到 NEGOTIATING，停留在 NEGOTIATING 直到完成，停留在 RECEIVING 直到整个图像被传输等等......

我的方法是否存在根本性的缺陷？CPLD 是否根本不适合此目的？或者是否有可能在一个状态下停留超过一个时钟，并且为了简单起见，教程只是以这种方式编写的？

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2 回答 2

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简而言之，为了简单起见，您所阅读的教程就是这样编写的。

在转移到另一个状态之前等待某个状态的某个事件是完全可以的。这可以在 VHDL 中以多种方式表示，一种常见的方式是同时具有State和NextState信号，例如：

architecture foo of bar is
    type StateType is (IDLE, NEGOTIATING, RECEIVING, FILTERING, TRANSMITTING);
    signal State : StateType;
    signal NextState : StateType;
begin
    FSM: process(clk, reset)
    begin
        if reset='1' then
            State <= IDLE;
        elsif clk'event and clk='1' then
            State <= NextState;
        end if;
    end process FSM;

    STATES: process(State, USB_RXFN, USB_TXEN) -- ...
    begin
        NextState <= State; -- by default, stay in the same state (avoid a latch while you're at it)
        case State is
            when IDLE =>
                if USB_RXFN='0' then
                    NextState <= NEGOTIATING;
                end if;
            -- etc
        end case;
    end process STATES;
end foo;
于 2011-05-11T10:36:50.283 回答
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是的，您可以等待任意时间和/或您喜欢的输入组合，然后再转移到另一个状态。这是一个单一的流程示例。我更喜欢单个进程（TomiJ 展示了一个经典的 2 进程状态机，我已经重用了其中的一些 - 感谢 TomiJ），因为它有点短，并且可以避免在您错过灵敏度列表中的信号时无意中推断出锁存器“非时钟”过程。

architecture foo of bar is
begin
    FSM: process(clk, reset)
        type StateType is (IDLE, NEGOTIATING, RECEIVING, FILTERING, TRANSMITTING);
        variable state, next_state : StateType;
    begin
        if reset='1' then
            state := IDLE;
            next_state := IDLE;
        elsif rising_edge(clk) then
            case state is
                when IDLE =>
                    if USB_RXFN='0' then
                        next_state := NEGOTIATING;
                    end if;
                -- etc
            end case;
            -- Perform other logic based on state or next_state here

            -- finally update state for next time
            state := next_state;
        end if;
    end process FSM;
end foo;
于 2011-05-11T14:50:53.207 回答