verilog - 在 synopsys VCS 中，如何获取原始 RTL verilog 输出文件？

Question

我需要 VCS 预处理器输出。有一种方法可以获取一个verilog 文件，其中所有参数和宏都是从预处理器中填写的。我怎么做？

Answer 1

在 vcs 中，您可以使用 -Xman=28 限定符。它将生成一个带有扩展宏的令牌文件。

从手册：

生成输入的错位版本，将变量名称更改为列表中的单词。将整个 Verilog 设计放入单个文件中很有用。输出保存在 tokens.v 文件中。您可以将 -Xman 替换为 -Xmangle。参数编号可以是 1、4、12 或 28： -Xman=1 随机更改名称和标识符，并删除注释，以提供更安全的代码。-Xman=4 保留变量名，但删除注释。-Xman=12 与 -Xman=4 做同样的事情，但也在注释中输入原始源文件名和每个模块头的行号。-Xman=28 与 -Xman=12 做同样的事情，但也在文件底部写入有关原始源文件内容的综合统计信息。

Answer 2

我在网上找到了答案。vppreproc 命令将展平所有宏/定义。

https://metacpan.org/pod/distribution/Verilog-Perl/vppreproc