chisel - 如何将 val 名称保留在 withClock() 或 withClockAndReset() 范围内

Question

withClock()&范围内的Val 名称withClockAndReset()往往会在生成的 Verilog 文件中丢失其编码名称。

到目前为止，为了保持原始名称，我使用suggestName()函数强制原始名称。

但是我想知道是否有更聪明的方法呢？有没有办法强制所有 val 保留他们的名字而不添加suggestName()每个 val 声明？

Answer 1

正如 Kamyar 在他的评论中提到的，你应该使用@chiselName宏

import chisel3._
import chisel3.experimental.chiselName

@chiselName
class MyModule extends Module {
  ...
  withClock(otherClock) {
    val importantReg = Reg(...) // <- this will now get a name
  }
}

工作方式@chiselName是它会自动添加一个.suggestName到每个val.