system-verilog - 参数化参数？

Question

我想参数化localparam参数。

我的模块定义：

module native  #(
  parameter SIM_ONLY = 0,
  parameter FREQ = 500
)(
  ...
);

我有很多使用相同的实例化localparam parameter A。

if (FREQ == 550) begin
  localparam A = 987;
end else begin
  localparam A = 122;
end

AA #(
   .A_VALUE  (A),
) AA_inst (
 ...
);

但这在规范中是不允许的，有不同的正确方法吗？

/!\ 该A值是一个幻数，不是可以从FREQ.

我试过了：

if (FREQ == 550) begin
  shortreal A = 987;
end else begin
  shortreal A = 122;
end

但我明白了The expression for a parameter actual associated with the parameter name... must be constant.

Answer 1

使用条件运算符?:

localparam A = (FREQ==550) 987 : 122;

您还可以将更复杂的表达式放入常量函数中

localparam A = some_function(FREQ);

function int some_function(int F);
   case(F)
     550: return 987;
     123: return 456;
     default: return 122;
   endcase
endfunction