这里是 Vivado Verilog 的第一个计时器，我刚刚完成了项目的编码和项目的模拟。尝试生成比特流时，我不断收到错误消息...我认为我的语法是正确的，只是无法弄清楚出了什么问题。这是我尝试编码的设计图片。
这是项目代码。
`timescale 1ns/1ps
module project7_demo(
input A,
input B,
input C,
output X
);
wire N1,N2,N3;
assign #1 N1 = A & B;
assign #1 N2 = ~B;
assign #1 N3 = N2 & C;
assign #1 X = N1 | N3;
endmodule
这是项目的模拟代码。
`timescale 1ns/1ps
module project7_demo_sim;
reg A_sim;
reg B_sim;
reg C_sim;
wire X_sim;
wire N1_sim;
wire N2_sim;
wire N3_sim;
project7_demo ASIM (A_sim,B_sim,C_sim,X_sim,N1_sim,N2_sim,N3_sim);
integer k = 0;
initial
begin
A_sim = 0;
B_sim = 0;
C_sim = 0;
for(k=0; k<4; k=k+1)
begin
{A_sim,C_sim} = k;
#5 B_sim=1;
#5 B_sim=0;
#5 ;
end
end
endmodule
它没有显示我有语法错误....但我觉得错误来自模拟代码？任何帮助，将不胜感激。谢谢你。