verilog - 使用iverilog进行语法检查

Question

我想运行iverilog 只是为了检查文件中的语法。我不希望它实际编译任何东西，因为我正在处理大型代码库并且不想查找和“包含”所有包含的文件。

`include "header.vh"   // not a file in current dir so iverilog can't find it

module test;
input a;
input b;
output c;

assign c = a & b   // missed a semicolon - wanna use iverilog to tell me this

assign d = a + XMR.TO.ANOTHER.MODULE.d;    // Want iverilog to ignore the XMR and move on since there's no syntax issue here

// no endmodule - should also be reported by iverilog

我试过的命令：

iverilog -t null -Wall test.v

请帮我找到解决方案...即使您可以为我指出不同的工具，那也很棒。

Answer 1

您应该只使用`include包含编译以下代码所需的文件。Verilog 不需要首先编译交叉引用的模块。

相反，给编译器一个要编译的文件列表。然后您应该能够使用任何工具仅编译其中一个文件并获取您正在搜索的语法错误。