verilog - ? 时间延迟，当使用 === 或 <=

Question

当我们使用

input reg [7:0] ast, f_out;

ast === f_out ;

ast <= ast + 8'b00000001;

对于那些操作“ === 和 <= ”，是否发生了任何时间延迟？

编辑：我认为像 1 单位时间这样的小东西，我错了吗？

使用语言：verilog

Answer 1

时间延迟最常使用 来指定#。由于我#在您的代码中没有看到，因此可能没有延迟。

添加延迟的另一种方法是使用specify块，您也没有显示。Verilog IEEE Std 中有很多指定的示例。

您可以通过运行模拟和打印时间值自行检查延迟：

$display($time);

Answer 2

如果您使用<=- 即非阻塞分配，将会有一个模拟周期延迟。阅读阻塞与非阻塞分配。

此外，===它不是一个赋值 - 它是一个不关心x和z不关心的相等运算符