verilog - 8 位 CPU 和内存读取的时钟周期

Question

8 位 CPU 是否可以在 3 个时钟周期内读取内存？我知道 6502 可以使用异步存储器，但是其他带有时钟存储器的 8 位 CPU 呢？我需要一个时钟分频器来使 CPU 变慢吗？

我的理解是在第1周期：CPU输出一个地址，在第2周期：内存读取地址然后给出相应的字节，在第3周期：CPU最终接收字节。它是否正确？

Answer 1

我的理解是在第1周期：CPU输出一个地址，在第2周期：内存读取地址然后给出相应的字节，在第3周期：CPU最终接收字节。它是否正确？

这不太对。特别是，CPU 必须在内存“给定”字节的同一周期内“接收”字节。通常，该值在时钟上升沿或下降沿锁存。

究竟发生了什么取决于正在执行的指令。例如，一个 LDA 立即数需要两个周期。第一个周期，CPU 读取操作码。第二个周期，CPU 读取操作数并将其存储在累加器中。

另一个例子：LDA 零页。CPU 在第一个周期读取指令。它在第二个周期读取地址。然后它在指令的第三个也是最后一个周期将数据读入累加器。

注意每个周期是如何在 6502 上访问内存的。输出一个地址，读入或写出一个 8 位值。总是。