vhdl - VHDL-2008 外部名称：参考verilog net？

Question

是否可以使用 VHDL-2008 分层引用/外部名称来引用 Verilog 网络？Questa Sim (10.6c) 停止模拟并显示以下错误消息：

vsim-8509：“dut_i.my_net”的对象类“SIGNAL”与表示对象的类“net”不同。

这是失败的 VHDL 代码：

alias my_alias is << signal dut_i.my_net : std_logic >>;

score 4 · Accepted Answer

根据 Questa 用户手册：

Questa SIM 支持 IEEE 1076-2008 标准“外部名称”语法，允许您进行从 VHDL 到 VHDL 的分层引用。目前，这些引用可以跨越 Verilog 边界，但它们必须以 VHDL 开始和结束。

因此，答案是否定的。

Questa 确实提供了一组Signal Spy程序来通过字符串名称访问您的 Verilog 信号。您还必须打开优化可见性才能访问这些信号，因为直到运行时才会解析字符串。

1 回答 1