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一般Verilator问题:

  • 当我指定具有多个模块的分层 Verilog 设计时,拆分为多个文件,然后设计是否总是扁平化为singlec++ 类,或者是否有可能Verilator通过为每个单独的模块创建一个类来保留层次结构?
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添加// verilator public将生成单独的类。还有一个 SystemVerilogDPI-C可让您通过C.

于 2019-01-07T09:14:13.233 回答