verilog - 如何告诉verilator linter不验证子模块？

Question

我正在使用 verilator 使用以下命令对我的设计进行 linting：

verilator -lint-only -Wall top_design.v

但是一些子模块不可用（主要是因为它来自 FPGA 构造函数的模板）。然后我有这些错误：

%Error: efb.v:39: Cannot find file containing module: VHI
%Error: efb.v:41: Cannot find file containing module: BB
%Error: efb.v:43: Cannot find file containing module: BB
%Error: efb.v:45: Cannot find file containing module: VLO
%Error: efb.v:97: Cannot find file containing module: EFB
%Error: submod.v:163: Cannot find file containing module: OSCH

这些错误消息中提到的所有子模块都是 lattice machxo3 fpga 的模板。

有没有办法让验证者不关心这些模块？

Answer 1

根据官方验证者论坛，唯一的方法是制作«null module»。