system-verilog - 警告：（vsim-8634）代码未使用覆盖选项编译

Question

我正在尝试运行 UVM 模拟，并使用 C 代码来预测输出，但在运行模拟时收到上述警告。这个警告会影响测试吗？注意：我没有将 C 代码的导入文件放在模块中。我把它放在课堂上。

import "DPI-C" function void something();
class c;
...
endclass

Answer 1

此警告不会影响您的模拟，并且很可能与显示的代码无关。您可以键入verror 8634以获得对错误消息的更好解释。