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我试图结合https://github.com/nturley/netlistsvg将 yosys 纯粹用于可视化。一个使用 yosys 生成的 json 文件并从中创建 SVG 的工具。如果我有verilog代码：

module test(a,b,c);
    input wire a,b;
    output wire c;
    assign c = ~(a & b);
endmodule

我想生成一个具有 NAND 门的 SVG 文件。我使用以下 Yosys 命令：

read_verilog test.v
write_json output.json

Yosys 将 assign 语句解释为 AND 门和 NOT 门，并输出以下 json：

{
  "creator": "Yosys 0.7 (git sha1 61f6811, gcc 6.2.0-11ubuntu1 -O2 -fdebug-prefix-map=/build/yosys-OIL3SR/yosys-0.7=. -fstack-protector-strong -fPIC -Os)",
  "modules": {
    "test": {
      "attributes": {
        "src": "test.v:1"
      },
      "ports": {
        "a": {
          "direction": "input",
          "bits": [ 2 ]
        },
        "b": {
          "direction": "input",
          "bits": [ 3 ]
        },
        "c": {
          "direction": "output",
          "bits": [ 4 ]
        }
      },
      "cells": {
        "$not$test.v:4$2": {
          "hide_name": 1,
          "type": "$not",
          "parameters": {
            "Y_WIDTH": 1,
            "A_WIDTH": 1,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "A": "input"
          },
          "connections": {
            "Y": [ 4 ],
            "A": [ 5 ]
          }
        },
        "$and$test.v:4$1": {
          "hide_name": 1,
          "type": "$and",
          "parameters": {
            "Y_WIDTH": 1,
            "B_WIDTH": 1,
            "A_WIDTH": 1,
            "B_SIGNED": 0,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "B": "input",
            "A": "input"
          },
          "connections": {
            "Y": [ 5 ],
            "B": [ 3 ],
            "A": [ 2 ]
          }
        }
      },
      "netnames": {
        "$not$test.v:4$2_Y": {
          "hide_name": 1,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "$and$test.v:4$1_Y": {
          "hide_name": 1,
          "bits": [ 5 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "c": {
          "hide_name": 0,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:3"
          }
        },
        "b": {
          "hide_name": 0,
          "bits": [ 3 ],
          "attributes": {
            "src": "test.v:2"
          }
        },
        "a": {
          "hide_name": 0,
          "bits": [ 2 ],
          "attributes": {
            "src": "test.v:2"
          }
        }
      }
    }
  }
}

是否有强制 yosys 将该行解释为 nand 门并输出 json 更像这样：

{
  "creator": "Yosys 0.7 (git sha1 61f6811, gcc 6.2.0-11ubuntu1 -O2 -fdebug-prefix-map=/build/yosys-OIL3SR/yosys-0.7=. -fstack-protector-strong -fPIC -Os)",
  "modules": {
    "test": {
      "attributes": {
        "src": "test.v:1"
      },
      "ports": {
        "a": {
          "direction": "input",
          "bits": [ 2 ]
        },
        "b": {
          "direction": "input",
          "bits": [ 3 ]
        },
        "c": {
          "direction": "output",
          "bits": [ 4 ]
        }
      },
      "cells": {
        "$nand$test.v:4$1": {
          "hide_name": 1,
          "type": "$nand",
          "parameters": {
            "Y_WIDTH": 1,
            "B_WIDTH": 1,
            "A_WIDTH": 1,
            "B_SIGNED": 0,
            "A_SIGNED": 0
          },
          "attributes": {
            "src": "test.v:4"
          },
          "port_directions": {
            "Y": "output",
            "B": "input",
            "A": "input"
          },
          "connections": {
            "Y": [ 4 ],
            "B": [ 3 ],
            "A": [ 2 ]
          }
        }
      },
      "netnames": {
        "$nand$test.v:4$1_Y": {
          "hide_name": 1,
          "bits": [ 5 ],
          "attributes": {
            "src": "test.v:4"
          }
        },
        "c": {
          "hide_name": 0,
          "bits": [ 4 ],
          "attributes": {
            "src": "test.v:3"
          }
        },
        "b": {
          "hide_name": 0,
          "bits": [ 3 ],
          "attributes": {
            "src": "test.v:2"
          }
        },
        "a": {
          "hide_name": 0,
          "bits": [ 2 ],
          "attributes": {
            "src": "test.v:2"
          }
        }
      }
    }
  }
}

或者这不是可以做的事情。

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1 回答 1

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由于您尚未运行任何类型的综合，因此该设计仍采用全字 RTL 网表的形式。在这种情况下，“$and”、“$not”和类似的小写单元是设计用于匹配 Verilog 运算符的多位单元。

运行“synth”命令会将您的设计合成为一组标准的单位门级单元。这包括一个 NAND 单元。请注意，这些单元将具有大写名称，例如“$_NAND_”，并且等效于基本逻辑门。

于 2018-10-17T20:50:13.430 回答