system-verilog - 访问共享内存

Question

我正在尝试使用 systemVerilog 中的断言来验证 sMEM 设计，但是我遇到了一个我不知道如何解决的问题：我应该验证是否：

在 CLKA 的上升沿，当 BLKA 为 1 且 RWA 为 1 时，从 RAM 的 ADDRA 地址读取数据，结果在 DOUTA 中可用。

在我的设计中，RAM被定义为共享变量

那么我该如何编写断言呢？

Answer 1

断言不是我用来验证内存的东西。断言最适合验证协议，而不是功能。而且由于您的内存可能是供应商宏，因此您无需测试其内部功能。您主要需要测试与内存的连接性。有一些预定义的测试涉及写入和读取以进行内存验证。