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我正在为 4 位加法减法器编写 verilog 代码。我正在使用结构设计。起初，我为 1 位全加器编写了 verilog 代码。然后我用它来编写 4 位加法减法器的代码。

module fadder (A, B, Cin, Sum, Cout);
    input A, B;
    input Cin;
    output Sum;
    output Cout;
    wire t1,t2,t3,t4;
  xor x1(t1,A,B);
  xor x2(Sum,t1,Cin);
  and g1(t2,A,B);
  and g2(t3,B,Cin);
  and g3(t4,Cin,A);
  or  g4(Cout,t2,t3,t4);  
endmodule


module add_sub_4 (A, B, In, Res, Out);
    input [3:0] A, B;
    input In;
    output [3:0] Res;
    output Out;
    wire t1,t2,t3,t4,t5,t6,t7;


          xor x3(t3,B[0],In);
          xor x4(t4,B[1],In);
          xor x5(t5,B[2],In);
          xor x6(t6,B[3],In);
          fadder f5(A[0],t3,In,Res[0],t1);
          fadder f6(A[1],t4,t1,Res[1],t2);
          fadder f7(A[2],t5,t2,Res[2],t3);
          fadder f8(A[3],t6,t3,Res[3],Out);  
endmodule
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2 回答 2

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你其实很接近。您似乎不明白的是，在 Verilog 中，您的设计是在编译时综合的，而不是在运行时综合的。您不能有条件地实例化模块，因为在编译时我们不知道该条件是否会满足。因此，在减法位较低的情况下，您的第一个陈述实际上并没有意义。将它放在 always 块中也没有意义，因为 rtl 已经在模块中定义了。

但是，您的第二个陈述包含问题的大部分解决方案。当符号位为低时，加法器/减法器顶部的那些异或将保留输入位，并且设计将简化为只是一个加法器。尝试仅使用第二个块。

于 2018-09-02T15:06:47.103 回答
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XOR在将值放入实例化模块中之前，请使用门（当 in=1 时）补充 B。

当in=0, 相同的 B 将添加到 A 时in=1，~B 将添加到 A。

于 2018-09-07T11:14:48.470 回答