这是关于Single Cycle要转换为有效Pipeline实现的数据路径实现的设计。
我的问题是，如果单周期的时钟速度为xGhz 或时钟周期为1/xns，那么相应的流水线实现是否必须使其阶段延迟总和等于单周期的时钟周期？
也就是说，如果流水线实现有五个具有延迟的阶段，那么实现流水线1ns, 2ns, 1ns, 5ns, 3ns的相应单周期是否总是具有sum (pipeline stage delays)或的时钟周期12ns？
它会与总和不同，那么如何或哪些因素决定了这一点？
谢谢。