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出于模拟目的，使用 Verilog，我想创建一个只有 2 个输入输出端口（比如左和右）的块，并且将从左到右或从右到左传输信号。可以假设该块将仅在转换期间处于活动状态，并将在其余时间等待输入。但我不允许使用任何其他端口。所以模块定义理论上会是这样的：

module blackbox(inout left, inout right)
  assign left = right;
  assign right = left;

  specify
    (left => (right:1'b1)) = 7;
    (right => (left:1'b1)) = 8;
  endspecify
endmodule

有解决方案吗？

作为第二个问题，可以通过确定放置后的方向来简化问题。例如，如果将块放置在一个位置，它将始终从左到右传输信号，但在另一个位置，它可以从右到左传输。是否有可能在模块内以某种方式对其进行编码？

谢谢，

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在 Verilog 中

module blackbox(inout .left(internal), inout .right(internal));
 wire internal;
  specify
    (left => (right:1'b1)) = 7;
    (right => (left:1'b1)) = 8;
  endspecify
endmodule

或者

 module blackbox(inout left, right);
     tran t(left,right); // some simulators might require this to work with specify block
      specify
        (left => (right:1'b1)) = 7;
        (right => (left:1'b1)) = 8;
      endspecify
    endmodule

在 SystemVerilog 中：

 module blackbox(inout left, right)
   alias left = right;
      specify
        (left => (right:1'b1)) = 7;
        (right => (left:1'b1)) = 8;
      endspecify
 endmodule

对于您的第二个问题，我不确定您为什么需要将其用于仿真模型，或者您如何将布局信息放入网表中。

于 2018-05-21T15:59:05.140 回答
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您应该使用三态信号，就像在真实硬件中一样：

assign A_inout = direction_is_A_to_B ? A_out : 1'bz;
assign B_inout = direction_is_A_to_B ? 1'bz  : B_out;

然后就可以安全地将 A_inout 连接到 B_inout；

输入是 A_inout 的副本，但显式使用信号可能更清楚：

assign A_in = A_inout;

通常所有这些都在双向垫内完成：

module bi_pad (
    inout  P,
    input  I,
    input  tri,
    output O
);

   assign P = tri ? 1'bz : O;
   assign I = P;

endmodule

您可以使用参数来确定方向，但您必须知道当块实例化时它必须具有哪个方向。没有来自例如布局和布线工具的反馈来为您做这件事。

于 2018-05-21T16:00:58.253 回答