yosys - 如何使用 Yosys 将 Verilog 总线展平到单独的电线

Question

这里简单的问题。Yosys 中是否有一种方法可以展平阵列？IE：

wire [1:0] rdata;变成wire rdata_1; wire rdata_0;

Answer 1

这是我的答案。不知道什么时候应该调用它。之后proc似乎工作。

proc
opt
splicenets -format __ # <---
[..]