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我正在学习和练习 Verilog HDL。我想设计一个 16 位并行串行输出移位寄存器。

module verilog_shift_register_test_PISO( din, clk, load, dout );

output reg dout ;

input [15:0] din ;
input clk ;
input load ;

reg [15:0]temp;

always @ (clk or load) begin
 if (load)
  temp <= din;
 else begin
  dout <= temp[0];
  temp <= {1'b0, temp[15:1]};
 end
end
endmodule

我写了这段代码并试图模拟它。

模拟结果

Simulation_result 我不明白为什么数据输出（dout）信号总是低的原因

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1 回答 1

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这个对我有用。

但！
该代码不能变成门。您必须使用“posedge clk”或“negedge clk”。此外，您的负载是异步的，这是非常不寻常的，并且可能会在时钟边缘产生竞争条件。

always @ (posedge clk)
begin
   if (load)
      temp <= din;
   else
   begin
     dout <= temp[0];
     temp <= {1'b0, temp[15:1]};
   end
end

此外，通常有一个复位条件。只要没有“加载”信号，dout 就会产生 X-es。这会极大地扰乱电路的其余部分。此外，您在 dout 中还有额外的时钟延迟。如果你愿意，你可以在那里保存一个时钟周期。这是一个异步低电平有效复位：

always @ (posedge clk or negedge reset_n)
begin
   if (!reset_n)
      temp <= 16'h0000;
   else
   if (load)
      temp <= din;
   else
     temp <= {1'b0, temp[15:1]};
end

assign dout = temp[0];
于 2018-03-15T07:51:14.870 回答