timing - 如何更改 Vivado 的 SDF 文件中的延迟约束

Question

在 Vivado 中运行“实施”步骤时，会创建一个 SDF 文件以及用于实施后功能/时序仿真的网表。当我更改此 SDF 文件中的延迟约束并运行 Timing Simulation 时，将重写 SDF 文件并删除已编辑的约束，替换原始值。

有什么帮助吗？

来自 Xilinx 帖子的链接：https ://forums.xilinx.com/t5/Implementation/sdf-file-is-regenerated-after-running-post-implementation-timing/td-p/834176

Answer 1

我切换回 ISE 来测试几个电路，但是是的，你是对的，它不应该被修改。