yosys - Yosys 在 2d 界面上给出语法错误

Question

我在 Yosys 中的 2D 接口声明中得到“语法错误”，即使使用“-sv”标志也是如此。

有没有办法让 Yosys 接受下一个语法？

module somename #(
     parameter WDT = 3,
     parameter CNT = 2
) (
     input [WDT-1:0] in_a [CNT-1:0],
     output [WDT-1:0] out_b [CNT-1:0]
);

谢谢！

Answer 1

Yosysread_verilog -sv仅支持 SystemVerilog 的一小部分。不支持阵列端口。

如果您可以访问 Verific 库，那么您可以构建带有 Verific 支持的 Yosys 并使用它来读取 SystemVerilog 源代码：

verific -sv test.sv
verific -import somename