system-verilog-assertions - 断言在时钟的位置检查信号转换

Question

我想做一个断言，它只在时钟的上升沿检查信号的转换。如果信号在上升沿以外发生变化，则应产生错误。

Answer 1

试试这个：

A1: 断言属性 (@(clock) 时钟 == 1'b1 |=> 信号 == $past(signal));