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我有嵌套在 Top 模块中的带有双向端口的 VHDL 模块。在 testbanch 中,我尝试将数据分配给连接到 Top 双向端口的信号。但是分配的数据不会传播到嵌套模块的双向端口,我只在 tb 的信号处看到分配的数据,而不是在端口处。来自嵌套 bidir 端口的数据成功传播到 tb 信号。这种行为的原因是什么?
嵌套和顶部模块的双向端口必须在没有中间信号的情况下连接。在中间信号的情况下,构造将像单向一样工作。