system-verilog - 属性中的案例陈述不适用于 QuestaSim 10.4B

Question

我正在尝试直接从 SystemVerilog 2012 LRM 中编写一个带有 case 语句的属性。

property p_rate_select (logic [1:0] rate);
    case (rate)
            2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n);
            2'd1 : $rose(i_ffs_rdcount == 2) |=> $fell(o_telem_fifo_ready_n);
            2'd2 : $rose(i_ffs_rdcount == 3) |=> $fell(o_telem_fifo_ready_n);
            2'd3 : $rose(i_ffs_rdcount == 4) |=> $fell(o_telem_fifo_ready_n);
         default : 0;
    endcase
endproperty

使用 QuestaSim 10.4B，我收到以下错误：

** 错误：(vlog-13069) checker.sv(196)：“case”附近：语法错误，意外情况，预期禁用。

这个版本的 Questasim 不支持 case 语句吗？

Answer 1

您需要 Questa 10.4e 或更高版本。