verilog - 在 Verilog 中实现一个 32x64 的寄存器文件

Question

以下是寄存器文件的规格：

总线 A、B 和 W 为 64 位宽。

当 RegWr 设置为 1 时，总线 W 上的数据在负（下降）时钟沿存储在由 Rw 指定的寄存器中。

寄存器 31 必须始终读取为零。

来自寄存器的数据（由 Ra 和 Rb 指定）分别在总线 A 和总线 B 上发送，延迟 2 次。

写入寄存器文件必须有 3 个 tic 的延迟。

注册文件模块应具有以下接口：

module RegisterFile(BusA, BusB, BusW, RA, RB, RW, RegWr, Clk);

这是我目前的程序

module RegisterFile(BusA, BusB, BusW, RA, RB, RW, RegWr, Clk);
 output [63:0] BusA;
 output [63:0] BusB;
 output [63:0] BusW;
 input RA;
 input RB;
 input RW;
 input RegWr;
 input Clk;
 reg [31:0] registers [31:0];

 assign #2 BusA = registers [0];
 assign #2 BusB = registers [1];

 always @ (negedge Clk) begin
  if(RegWr & RW !=0)
    registers[RW] <= #3 BusW;
 end
endmodule

我想知道如何将 RA 和 RB 初始化为零，并想知道如何将数据从 RA 和 RB 正确发送到 BusA 和 BusB

score 0 · Accepted Answer

首先需要在代码中更改一些内容

BusA、BusB 和 BusW 是每个 64 位宽的数据总线。BusW 用作输入总线，而 BusA 和 BusB 是输出总线。因此，港口的声明需要更改为
```
input [63:0] BusW;
output [63:0] BusA, BusB;
```
寄存器文件的深度为 32。RA、RB 和 RW 是地址总线。这些地址需要 5 位宽。
```
input [4:0] RA,RB,RW;
```

然后可以将完整的代码重写为

module RegisterFile(BusA, BusB, BusW, RA, RB, RW, RegWr, Clk);
  output [63:0] BusA, BusB;
  input [63:0] BusW;
  input [4:0] RA, RB, RW;
  input RegWr;
  input Clk;

  reg [63:0] registers [31:0];

  assign #2 BusA = registers[RA];
  assign #2 BusB = registers[RB];

  always @ (negedge Clk) 
  begin
    if(RegWr)
      if (RW != 4'd31)
        registers[RW] <= #3 BusW;
      else 
        // This is done to allow the user to reset the 0th location to a zero value.
        registers[0] <= #3 'd0; 
  end
endmodule

我已经在 edaplayground 上模拟了这段代码，还创建了一个小型测试平台来测试它。这是代码和测试平台的链接 https://www.edaplayground.com/x/5DXC

verilog - 在 Verilog 中实现一个 32x64 的寄存器文件

1 回答 1

Related

Reference