vhdl - vhdl 中的 AXI 主总线功能模型

Question

我是一名 Verilog 用户，试图理解 AXI4 主总线功能模型 (BFM) 的 VHDL 代码

AXI4 主总线功能模型 VHDL 代码

我对上面的代码有几个问题

代码的框图是什么样的（组件如何相互连接）

最后，FIFO有什么用？我的意思是把AXI主机连接到AXI从机，不能如图所示直接连接合适的信号吗？FIFO 在这里的作用是什么？如果它被移除了呢？