bind - 在 SystemVerilog 中绑定检查器

Question

我想将检查器构造绑定到 VHDL 模块（在 QuestaSim 中）以确保某些验证属性，而无需声明和绑定更（复杂）的模块/接口/代理结构。事不宜迟，我将向您展示我正在使用的示例代码：

module verification_top();
  ...
  bind dut_wrapper.dut test_checker tc();
  ...
endmodule

checker test_checker();
  ...
endchecker

选择错误是：
** Error: src/tb_vtop.sv(210): Failed to instantiate checker 'test_checker' inside bind's target 'dut_wrapper'. Optimization failed

绑定模块和接口与相同的测试台、语法和工具一起工作得很好。

据我了解，1800-2012 LRM 23.11 指定检查器可以绑定在模块内。我想询问集体知识：这是与工具相关的限制（不支持的构造）还是对跳棋有特殊要求才能被绑定。我查阅了 MG 的 QuestaSim 用户手册和命令参考手册，但通常没有提到检查器和绑定结构。

我知道我有几个解决方法选项，问题涉及检查器构造本身，因为我以前从未使用过它。

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在类中有并发断言是非法的。您最好的选择是使用检查器或在界面中或在绑定到 t 的模块（或检查器）中编写断言。本·科恩 systemverilog.us

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