verilog - 包含的iverilog语法？

Question

我试图在我的主文件 (cpu.v) 中包含一个 Verilog 文件 (alu.v)。两个文件都在同一个目录中。

'include "alu.v"

 module cpu();
 ...
 ...
 endmodule

当我尝试编译它时，我收到以下错误。

cpu.v:1 syntax error
I give up

我看不出 include 语句是怎么错的。我确定我的语法是正确的，如下所示。

Answer 1

不要那么肯定！证明你弄乱了一些东西，它不起作用。

Verilog 中的预处理器指令以反引号( ` ) 而不是撇号 ( ' ) 开头。

尝试：

`include "alu.v"

代替：

'include "alu.v"