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我想创建一个名为“a”的数组并用任何二进制数填充它

它是一维数组，我的代码必须像 mips 中的 sw 一样（存储字）'m' 我想将它存储在 's' 中的值

谢谢，

module ALU(m,s,control,out,zeroflag,array);

input [31:0] m,s;
input [7:0] control;
output reg [31:0] out;
output reg zeroflag;
reg a [0:2]; // this is the array

a[2] = 4'b0000; // filled it..
a[1] = 4'b1001;
a[0] = 4'b0110;

always @(m,s,control,out,zeroflag,array)
begin
case(control)
8'h2B :  if(s==8'h0) a[0] = m;
         out = a[0];
  else if(s==8'h1) a[1] = m;
         out = a[1];
  else             a[2] = m;
         out = a[2];

endcase
end

always @(out)
begin
if(out==0)
zeroflag <= 1;
else
zeroflag <= 0;
end
endmodule

///////////////////////////////////

module test;
reg [31:0] m,s;
reg [7:0] control;
wire [31:0] outpt;
wire zeroflag;

ALU rtypeoperations(m,s,control,outpt,zeroflag);
initial
begin
m=32'b0000; s=8'h0; control=8'h2B; //stores m value in array[0] if s=8'h0, stores m value in array[1] if s=8'h1, stores m value in array[2] if s=8'h2,
end

initial
begin
$monitor("At time = %0t ,result = %b, zero flag = %b ",$time ,outpt,zeroflag);
end
endmodule
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1 回答 1

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我在您的代码中看到了很多问题。这甚至可以编译吗？

首先，填充数组的操作需要在一个initial块内。

initial begin
  a[2] = 4'b0000; // filled it..
  a[1] = 4'b1001;
  a[0] = 4'b0110;
end

请注意，initialFPGA rtl（FPGA 可以为寄存器的初始值上电）和行为（测试平台）代码允许使用块，但 ASIC 不允许使用块。

其次，您always @(m,s,control,out,zeroflag,array)在敏感度列表中包含输出。它应该只是输入。

第三——你的代码中需要一些时钟。现在一切都是组合逻辑，它的编写方式。

最后，学会正确缩进你的代码。这是编码指南的一个建议：https ://github.com/NetFPGA/netfpga/wiki/VerilogCodingGuidelines

于 2017-01-03T22:35:03.013 回答