system-verilog - 如何在系统verilog中为嵌套接口中的信号起别名？

Question

我有一个嵌套接口，类似于伪示例

interface a();
 logic a;
endinterface: a

interface B();
  logic b;
  a A();
  alias b = A.a; // THIS throws an error
endinterface: b

我想在interface afrom上写断言interface B

但它不允许我发出alias信号。还有什么其他选择？

有什么建议么？

Answer 1

变量和分层引用不能在alias语句中使用。

您的替代方案是：

• 使用assign b = A.a;代替alias
• 只需A.a在您的断言中使用
• b使用let构造声明let b = A.a;

我建议使用该let语句。