Chisel 是否支持设计中的多个时钟？如果我想实现一个异步 fifo，如何在 Chisel 中实现呢？
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是的 Chisel 支持设计中的多个时钟。如果要使用异步 fifo，可以导入模块 ChiselUtil，它包含一个异步 fifo： https ://github.com/ucb-bar/chisel/blob/master/src/main/scala/ChiselUtil.scala#L599
要更改寄存器的时钟域，请使用 Reg() 的参数时钟：
val s1 = Reg(init = UInt(0), clock = clockB)
请参阅教程第 16 章中的更多信息。
于 2016-10-17T08:14:31.243 回答