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假设我们有一个协议，它说明了以下内容。一旦主机设置req为fill，从机将通过以下方式发出 4 次传输信号rsp：

在此处输入图像描述

整个事务的 SVA 序列将是（假设从设备可以在idle周期之间插入trans周期）：

req == fill ##1 (trans [->1]) [*4];

现在，假设允许 master 流水线请求。这意味着下一个fill可以在 4trans个周期完成之前开始：

在此处输入图像描述

上面的 SVA 序列无济于事，因为第二次fill它将错误地匹配 4trans个周期，使最后一个trans“浮动”。只有在匹配前一个循环之后，它才需要开始匹配trans循环fill。

该序列需要在单个评估中不可用的全局信息。基本上它需要知道它的另一个实例正在运行。我能想到的唯一方法是使用一些 RTL 支持代码：

int num_trans_seen;
bit trans_ongoing;
bit trans_done;
bit trans_queued;

always @(posedge clk or negedge rst_n)
  if (!rst_n) begin
    num_trans_seen;
    trans_ongoing <= 0;
    trans_done <= 0;
    trans_queued <= 0;
  end
  else begin
    if (trans_ongoing)
      if (num_trans_seen == 3 && req == trans) begin
        trans_done <= 1;
        if (req == fill || trans_queued)
          trans_queued <= 0;
        else
          trans_ongoing <= 0;
        num_trans_seen == 0;
      end
    else
      if (trans_queued) begin
        trans_queued <= 0;
        trans_ongoing <= 1;
      end

    if (trans_done)
      trans_done <= 0;
  end

trans_ongoing上面的代码应该在事务正在进行时提高该位，并在发送最后一个 atrans_done时在时钟周期中脉冲。（我说应该是因为我没有测试它，但这不是重点。让我们假设它有效。）transfill

有了这样的东西，可以将序列重写为：

req == fill ##0 (trans_ongoing ##0 trans_done [->1]) [*0:1]
  ##1 (trans [->1]) [*4];

这应该可行，但我对我需要支持代码这一事实并不特别兴奋。其中有很多冗余，因为我基本上重新描述了事务是什么以及流水线如何工作的大部分内容。它也不那么容易重复使用。Asequence可以放在一个包中并导入到其他地方。支持代码只能放置在某些模块中并重复使用，但它是一个与存储序列的包不同的逻辑实体。

这里的问题是：有什么方法可以编写序列的流水线版本，同时避免需要支持代码？

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2 回答 2

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看起来 rsp 在 trans 开始之前总是空闲的。如果 rsp'sidle是一个常量值并且它trans永远不会是一个值，那么您可以使用：

req == fill ##0 (rsp==idle)[->1] ##1 trans[*4];

当管道支持 1 到 3 个阶段时，上述内容应该可以工作。

对于 4+ 深的管道，我认为您需要一些辅助代码。断言的成功/失败块可用于不合格的完成计数trans；这使您不必编写额外的 RTL。属性中的局部变量可用于对填充的计数值进行采样。采样值将用作开始对预期反式模式进行采样的标准。

int fill_req;
int trans_rsp;
always @(posedge clk, negedge rst_n) begin
  if(!rst_n) begin
    fill_req <= '0;
    trans_rsp <= '0;
  end
  else begin
    if(req == fill) begin
      fill_req <= fill_req + 1; // Non-blocking to prevent risk of race condition
    end
  end
end

property fill_trans();
  int id;
  @(posedge clk) disable iff(!rst_n)
  (req == fill, id = fill_req) |-> (rsp==idle && id==trans_rsp)[->1] ##1 trans[*4];
endproperty

assert property (fill_trans()) begin
  // SUCCESS
  trans_rsp <= trans_rsp + 1; // Non-blocking to prevent risk of race condition
end
else begin
  // FAIL
  // trans_rsp <= trans_rsp + 1; // Optional for supporting pass after fail
  $error("...");
end

仅供参考：我还没有时间对此进行全面测试。它至少应该让你朝着正确的方向前进。

我进行了更多实验，并找到了一个可能更符合您喜好的解决方案；没有支持代码。

相当于IEEE Std 1800-2012trans[->4] § 16.9.2 (!trans[*] ##1 trans)[*4]Repetition in sequences。因此，我们可以使用局部变量来检测带有扩展表单的新填充请求。例如下面的序列

sequence fill_trans;
  int cnt;                                // local variable
  @(posedge clk)
  (req==FILL,cnt=4) ##1 (                 // initial request set to 4
    (rsp!=TRANS,cnt+=4*(req==FILL))[*]    // add 4 if new request
    ##1 (rsp==TRANS,cnt+=4*(req==FILL)-1) // add 4 if new request, always minus 1
  )[*] ##1 (cnt==0);                      // sequence ends when cnt is zero
endsequence

除非有另一个未提及的限定符，否则您不能使用典型assert property();，因为每次有填充请求时它都会启动新的断言线程。而是使用expect允许等待属性评估的语句（IEEE Std 1800-2012 § 16.17 Expect 语句）。

always @(posedge clk) begin
  if(req==FILL) begin
    expect(fill_trans);
  end
end

我尝试重新创建您的描述行为以测试https://www.edaplayground.com/x/5QLs

于 2016-08-31T03:22:38.690 回答
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一种可能的解决方案可以通过以下 2 个断言来实现。

对于第一张图片 -

(req == fill) && (rsp == idle) |=> ((rsp == trans)[->1])[*4]

对于第二张图片 -

(req == fill) && (rsp == trans) |=> ((rsp == trans)[->1])[*0:4] ##1 (rsp == idle) ##1 ((rsp == trans)[->1])[*4]

一个问题是，如果每个周期都有连续的“填充”请求（连续 4 个“填充”请求，没有任何中间“空闲”），那么第二个断言将不会为每个“填充”请求计算“传输”周期（而是它只会在第二组“反式”循环本身上完成）。

到目前为止，我无法修改给定错误的断言。

于 2016-08-30T16:57:35.780 回答