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目前，我尝试发展我的 VHDL 技能，因此我使用 Eclipse 的 Sigasi 插件来编写一些 VHDL 代码。Sigasi 是一个很棒的工具，但是有一件事情让我很困扰。Sigasi 不断地抛出关于流程定义中不完整的敏感性列表的警告，从我的角度来看，这是不合理的。一个示例是具有相应架构的以下实体。这是一个环形移位寄存器的描述

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity RingShiftReg is
    generic(
        WIDTH : integer := 8
    );
    port(
        clock     : in  std_ulogic;
        reset     : in  std_ulogic;
        set       : in  std_ulogic;
        initValue : in  std_ulogic_vector(WIDTH - 1 downto 0);
        value     : out std_ulogic_vector(WIDTH - 1 downto 0)
    );
end;

architecture ringShiftRegArch of RingShiftReg is
    signal innerValue : std_ulogic_vector(WIDTH - 1 downto 0);
begin
    P1: process(clock, reset)
    begin
        if reset = '1' then
            innerValue <= (others => '0');
        elsif rising_edge(clock) then
            if set = '1' then
                innerValue <= initValue;
            end if;
        else
            innerValue <= innerValue(WIDTH - 2 downto 0) & innerValue(WIDTH - 1);
        end if;
    end process;
    value <= innerValue;
end ringShiftRegArch;

Sigasi Linter 声称进程的敏感度列表P1不完整，因为信号innerValue丢失。但在我看来，没有必要放入innerValue敏感列表，因为它完全依赖于clockand reset。

现在什么是正确的？

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2 回答 2

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你也许是这个意思？

elsif rising_edge(clock) then
  if set = '1' then
    innerValue <= initValue;
  else
    innerValue <= innerValue(WIDTH - 2 downto 0) & innerValue(WIDTH - 1);
  end if;
end if;
于 2016-08-05T13:29:14.703 回答
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简而言之，您的

else
  innerValue <= ... 
end if;

在经典数字硬件中没有意义，因为在这种情况下，您的else意思是：

  • clock或reset（或两者）改变，并且
  • reset不等于'1'，并且
  • 这不是上升沿clock。

所以，它可以是：

  • 的下降沿reset，或
  • clockwhile的下降沿reset等于'0'。

可能不是你想要的。如果这是您想要的，您应该尝试寻找另一种目标技术。经典数字硬件无法实现这一点，因为 ASIC 标准单元库或 FPGA 中没有多时钟、多边、寄存器。

于 2016-08-05T13:08:13.203 回答