verilog - 为具有 1000 个样本值的输入查找单个最大值的 verilog 代码

Question

我想为具有 1000 个十进制值的输入信号找到单个最大值，该值在每个正 clk 边缘从内存中读取一次。我执行了以下粗略代码来查找最大值，但它没有给我正确的最大值/number 请帮助我，这样我就可以在这 1000 个输入信号值中找到一个最大值..`提前致谢

module(input clk, input [15:0]din, output [15:0]dout);
reg [15:0] max=0;

always @ (Posedge clk)
if(din>max)
max<=din;
else
max<=0;

assign dout=max;
endmodule

Answer 1

假设1：

如果您的 1000 估值的内存读取操作超出了您的查找最大值模块，则无需跟踪读取了多少值。

module find_max (input         clk, 
                 input  [15:0] din, 
                 output [15:0] dout
               );

reg [15:0] max=0;

always @ (posedge clk)
begin
  if(din > max)
    max <= din;
  else
    max <= max;
end

assign dout = max;

endmodule

您的最大值反映在下一个周期被馈送到find_max模块后的输出中。

假设2：

如果您的 outoffind_max模块不考虑读取的估值总数，那么我们只需要一个计数器来跟踪周期数或估值到达。

module find_max (input         clk, 
                 input  [15:0] din, 
                 output [15:0] dout
               );

reg [15:0] max=0;
reg [ 9:0] cnt=0;

always @ (posedge clk)
begin
  cnt <= cnt + 1'b1;
  if(din > max)
    max <= din;
  else
    max <= max;
end

assign dout = (cnt == 10'd1000) ? max : 16'd0;

endmodule

我们不需要存储 1000 个样本的值，因为我们只需要找到最大值。

Answer 2

当 din<=max 时，您不需要为 max 赋值，就像在 else 语句中一样。

module(input clk, input [15:0]din, output reg [15:0]dout); always @ (posedge clk) if(din>max) max<=din; endmodule