vhdl - 有没有办法忽略 HDL 代码中的组合循环错误？

Question

我正在尝试在一个非常大的项目代码中正式验证一个小模块。我已经分析并详细说明了设计。我无法验证小模块，因为该工具给了我一个“找到组合循环”错误。

我很确定这个小模块不受此循环错误的影响。所以我想避免出现这个错误。甚至可能吗？

谢谢！

Answer 1

不确定您使用的是什么工具，在 JasperGold 正式工具中，您可以使用以下命令设置来打破组合循环。

stopat u_DUT.signal_a

只需将它prove -all放在您的 tcl 文件中（如果您使用 tcl 文件来运行您的工具）。

查看stopatJapserGold 手册中的命令以获取有关您案例的更多信息，看看您是否可以轻松打破梳状循环。