-1

我正在使用不同宽度的信号进行大量流水线处理，并且想要一个 SYNTHESIZEABLE 模块，其中我可以传递 2 个参数：1）管道数（L）和 2）信号宽度（W）。

这样，我只需要实例化模块并传递 2 个值，这比通过虚拟寄存器键入负载和信号传播负载要简单和强大……容易出错等等。

我已经写了一半的verilog代码，如果我错了，请您纠正我。

I AM FACING COMPILE ERROR ... SEE COMMENTS

*****************************************************************
PARTIAL VERILOG CODE FOR SERIAL IN SERIAL OUT SHIFT REGISTER WITH
1) Varying number of shifts / stages  : L 
2) Varying number of signal / register width : W
*****************************************************************

module SISO (clk, rst, Serial_in, Serial_out);  // sIn -> [0|1|2|3|...|L-1] -> sOut
parameter L = 60; //   Number of stages
parameter W = 60; //   Width of Serial_in / Serial_out 

input  clk,rst;
input  reg Serial_in; 
output reg Serial_out;


// reg [L-1:0][W-1:0] R; 
reg [L-1:0] R;           // Declare a register which is L bit long

always @(posedge clk or posedge rst) 
begin
  if (rst)                  // Reset = active high  
//**********************
     begin
        R[0] <= 'b0;            // Exceptional case : feeding input to pipe 
        Serial_out <= 'b0;      // Exceptional case : vomiting output from pipe 

     genvar j;
     for(j = 1; j<= L; j=j+1)   // Ensuring ALL registers are reset when rst = 1
     begin : rst_regs           // Block name = reset_the_registers
        R[L] <= 'b0;            // Verilog automatically assumes destination width @ just using  'b0
     end
     end
  else
//**********************
    begin
        generate
        genvar i;
        for(i = 1; i< L; i=i+1) 
            begin : declare_reg
                R[0] <= Serial_in;    // <----  COMPILE ERROR POINTED HERE 
                R[L] <= R[L-1];       
                Serial_out <= R[L-1];
            end
        endgenerate;
    end
//**********************
 endmodule
//**********************
4

1 回答 1

1

为什么这么复杂？下面的代码会更简单，更容易理解：

module SISO #(
    parameter L = 60, // Number of stages (1 = this is a simple FF)
    parameter W = 60  // Width of Serial_in / Serial_out
) (
    input clk, rst,
    input [W-1:0] Serial_in,
    output [W-1:0] Serial_out
);
    reg [L*W-1:0] shreg;

    always @(posedge clk) begin
        if (rst)
            shreg <= 0;
        else
            shreg <= {shreg, Serial_in};
    end

    assign Serial_out = shreg[L*W-1:(L-1)*W];
endmodule

但是，查看您的代码存在以下问题：

  1. 您声明Serial_in为input reg. 这是不可能的， aninput不能是 a reg。

  2. 您generate..endgenerate在 always 块内使用。generate 块是一个模块项，不能在 always 块中使用。只需删除generateandendgenerate语句并声明i为integer.

  3. 显然Serial_in并且Serial_out必须声明为 size 的向量[W-1:0]。

  4. 您正在R用作记忆。像这样声明它：reg [W-1:0] R [0:L-1].

  5. 你没有i在你的 for 循环中使用。显然，您打算将 R 的所有元素链接在一起，但您只是访问第 0、(L-1) 和 Lth 元素。（显然第 L 个元素不存在，这个数组将从 0 变为 L-1。

我现在停止写这个列表，因为，我很抱歉，我认为通过改进你发布的代码真的没有什么好处..

于 2016-04-30T15:57:32.920 回答