vhdl - 模拟不起作用 - 端口映射错误？

Question

VHDL代码

首先，很抱歉重定向，但这样更容易。我正在构建一个数字时钟，但如您所见，clock_AN 和 clock_seg_out 不会改变。这是由错误的端口映射引起的吗？谢谢！

Answer 1

您的输入主时钟太慢。查看分频器 cct，您似乎已将其编程为分频 100MHz 时钟。所以要么：

• 加快您的测试台主时钟
• 或将分隔符目标设置为较小的数字以进行调试

如果您想要合理的模拟时间，请选择 #2！