我有一些看起来很琐碎的 VHDL 代码,这让我发疯。我有一个外部逻辑位连接到一个名为“inint”的信号。然后,该信号将在如下所示的过程中使用:
process(inint)
begin
if rising_edge(inint) then
extint <= '1';
end if;
if falling_edge(inint) then
extint <= '0';
end if;
end process;
但是,当我合成 tis 代码时,只合成了代码的下半部分,而不是上半部分。我在这里想念什么?
我猜这是非常基本的东西,但不能指望它。任何帮助将不胜感激。
问候,
谢莱什