scala - 如何删除 Chisel verilog 后端生成的无用寄存器？

Question

当我合成由 Chisel 生成的 verilog 模块时，我收到了这种类型的警告（很多！）：

Warning (10036): Verilog HDL or VHDL warning at Polynomial.v(26): object "T98" assigned a value but never read

当我生成verilog代码时，是否可以选择删除这种类型的“无用”信号？

我在 scala 代码中使用此选项生成 verilog：

object PolynomialMain {
  def main(args: Array[String]): Unit = {
    chiselMain(Array("--backend", "v"), () => Module(new Polynomial()))
  }
}

这里是我的 built.sbt ：

libraryDependencies += "edu.berkeley.cs" %% "chisel" % "2.3-SNAPSHOT"

scalaVersion := "2.11.6"

scalacOptions ++= Seq("-deprecation",
                      "-feature",
                      "-unchecked",
                      "-language:reflectiveCalls")

Answer 1

我不这么认为（现在还没有）。

Chisel 将大量繁重的工作放到了较低级别的工具上。例如，您的综合工具会很高兴地忽略多余的未使用的寄存器，并且它使 Chisel 更容易不自己进行分析。

但是，这绝对是将来应该解决的问题，因为生成带有这么多警告的代码是一种不好的形式！