我正在使用 Sugiyama 的有向图布局算法来生成漂亮的 verilog 电路图。我遇到的问题是布局算法假设每个块（或顶点）只有一个输入或输出边。但实际电路可以具有具有多个输入和输出连接的块，理想情况下它们保持固定顺序。
我正在考虑为每个输入添加额外的顶点，但以某种方式将连接到一个块的所有顶点视为一个单元 - 在 Python 中，就像[ [a.in], [b.in], [c.in1, c.in2] ]c 是一个具有 2 个输入的块。在构建层之间的连接矩阵时，列表将被展平。
我在正确的轨道上吗？有没有更简单的方法来做到这一点？您能否指出任何可以帮助我扩展 Sugiyama 算法以处理此类块的资源？