0

所以我有一个 VHDL 程序，它依赖于进程的时钟，但是我不知道如何将时钟放在约束文件中。在我的设计源文件中，我将时钟声明为

clk : IN std_logic;

根据我在互联网上看到的内容，我尝试了几件事，比如

create_clock -period 5 -name clk [get_ports clk]

和

set_property PACKAGE_PIN L16 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name clk -period 8.00 -waveform {0 4} [get_ports clk]

到目前为止，两者都没有工作。我不断得到的主要错误是

Placer failed with error: 'IO Clock Placer failed'

任何和所有的帮助表示赞赏。

我正在使用 Vivado 2015.2 并为 ZYBO 板编程。

4

1 回答 1

1

假设您能够综合此设计，我会检查“clk”是否在您的网表中。为此，打开综合设计并展开 Netlist 选项卡中的“Nets”树。如果“clk”不存在，那么它已经优化了；如果发生这种情况，请重新检查 VHDL。

此外，您可以在运行综合后将这些约束直接输入到 TCL 控制台中。通过这样做，如果 Vivado 能够成功执行命令或它引发的任何错误，您将立即获得反馈。这是一种更快的查找错误的方法，这样您就不必浪费时间来“运行实施”。

于 2015-08-15T06:58:32.360 回答