chisel - 如何在 VCS 中测试 Chisel 生成的 verilog 模块？vpi_uer.cc 在凿子中是如何工作的？

Question

在凿子教程中，我跑了之后

sbt "run Hello --backend v --compile --test --genHarness --vcd"

我得到了 Hello.v ,Hello-harness.v ,vpi_user.cc 文件

• 如何测试 Hello.v 文件？
• vpi_user.cc 的用途是什么？

Answer 1

要在 VCS 中测试您的设计，您可以使用生成的两个 verilog 文件：

• Hello.v : 您在 Verilog 中生成的 Chisel 设计
• Hello-harness.v ：您在 Verilog 中的测试台代码（由 --genHarness 选项生成）。当然，您必须对其进行修改以改进您的测试。